华为再次发布韬定律论文，回应堆叠芯片发热问题

本报讯 9月4日，华为半导体负责人何庭波在中国科学院科技论文预发布平台ChinaXiv上发布了论文《Huawei's τ Chip Was Supposed to Melt？》（华为韬芯片本应熔化吗？）。这是继5月25日发布韬定律V1版本、7月3日更新V2版本之后，何庭波在不到四个月时间内第三次就韬定律发表学术论文。

此次论文更新，是华为试图向外展示“τ芯片”是如何通过重构电路结构、缩短信号传输距离、压缩传输延迟，将“时间维度革新”转化为芯片性能、功耗、温控的突破点，同时，回应堆叠芯片“高密度等于高发热”的行业质疑。

在传统认知中，将更多晶体管堆叠到同一面积内，单位面积的功率密度必然上升，热量难以散出。但何庭波的核心观点并不是3D堆叠天然更节能，而是认为过去对芯片功耗的关注，可能过多集中在“晶体管计算”本身，却低估了数据在芯片内部移动所消耗的能量。

“我们能预见的τ的每一个未来，都成于功耗，亦败于功耗。时间余量是手段，能量才是锦标。这条定律未来十年的评判标准，不会是折叠堆叠跑得多快，而是它们奔跑时燃耗多低。那颗本该烧毁的τ芯片，反而运行得更冷，不是因为折叠才变冷，而是因为折叠本身。归根结底，τ（韬）的用武之地不止一处。”何庭波在论文中表示。

何庭波认为，芯片消耗的能量，并不只来自“计算”，还来自“移动”。她在论文中用了一个很形象的比喻：一个人在工作日里消耗的能量，并不主要来自坐在办公桌前工作的那几个小时，通勤同样需要消耗大量能量。芯片也是如此，晶体管完成计算需要能量，而数据在晶体管、模块和不同电路之间长距离传输，同样需要消耗能量。

按照论文中的描述，在典型的智能手机工作负载中，动态功耗可能占总功耗的约90%；而动态功耗除了晶体管开关，还包括信号在金属连线中的传输。随着制程不断发展，互连电容对能耗的影响越来越重要，在某些情况下，真正昂贵的并不是晶体管“思考”，而是数据在芯片内部“通勤”。

韬定律与LogicFolding（逻辑折叠）技术的破局点，正在于此。何庭波表示，τ定律，并不是简单地把芯片做成多层，而是希望改变信号传播的路径。在传统平面芯片中，一些关键连接需要横向跨越较长距离；LogicFolding则把部分电路重新设计成上下两层，让原本较长的水平连接转化成更短的垂直连接。

论文称，在一些典型核心中，这种方式可以将连线长度缩短约20%，关键路径上的部分连线最多可以缩短70%。在一个处理模块中，时钟布线长度缩短28%，时钟缓冲器数量也从约4.36万个减少到1.9万个。从这个角度看，所谓“折叠”并不是简单地把更多晶体管堆在一起，而是在重新安排晶体管之间的关系：少让数据跑远路。（华 讯）